Abstract

This research concerns the design of special power amplifier topologies known as Stacked CMOS power Amplifiers. Stacked MOS power amplifiers (PA) are commonly used in SOI process nodes but also have the potential to be realized in bulk CMOS nodes. In this paper, they are analyzed in millimeter wave regimes. The present study focuses on the key limiting factors and, in particular, the optimum number of transistors from which the key performance parameters such as maximum possible operating frequency, output power, and efficiency are achieved. Based on the analysis, design trade-offs of stacked MOS PAs are presented. The frequency dependency of the optimum load presented to each stack is analyzed to express the overall performance of the mentioned PA topologies as a new optimization method. Additionally, the process of how the optimal load variations translate into amplitude-to-amplitude/phase (AM-AM/PM) conversion distortions is shown. The validity of the analysis is examined against simulations, which are performed with 8M1P 28nm CMOS technology and electromagnetic simulations in ADS Momentum. This paper discusses the design requirements of class C auxiliary (aux) amplifiers deployed in Doherty power amplifiers (DPA). Taking the conduction angle and back-off (BO) level into account, a global design chart is presented which can be utilized to properly dimension the aux amplifier. Using the proposed method, a class C power amplifier is designed and exploited in a DPA circuit at 28GHz which is evaluated using simulations based on 45nm CMOS technology. These simulations reveal 27dBm saturated output power, 60% maximum drain efficiency (DE), 45% DE at 6dB BO, and 2 times efficiency enhancement at 6dB BO. Regarding the simulation results, this is a new record in this trend.

Tiivistelmä

Tämä tutkimus koskee pinottujen CMOS tehovahvistintopologian suunnittelua. Pinottuja MOS-tehovahvistimia (PA) käytetään yleisesti CMOS SOI teknologiassa, mutta niitä voidaan toteuttaa myös perinteisellä CMOS teknologialla. Tässä väitöskirjassa pinottuja tehovahvistin rakenteita analysoidaan millimetriaaltoalueella. Tutkimuksessa keskitytään tärkeimpiin rajoittaviin tekijöihin, joista erityisesti pinottavien transistorien optimaaliseen määrään. Tästä saadaan keskeiset suorituskykyparametrit, kuten suurin mahdollinen toimintataajuus, lähtöteho ja hyötysuhde. Lisäksi esitetään kompromisseja, jotka liittyvät pinottujen MOS tehovahvistimien suunnitteluun. Uutena asiana esitetään kunkin pinotun transistoriasteen optimaalisen kuorman taajuusriippuvuuden analysointimenetelmä, jonka avulla pystytään esittämään ko. tehovahvistintopologian kokonaissuorituskyky. Lisäksi esitetään mekanismi, jossa optimaalisen kuorman vaihtelu muuntuu amplitudi-amplitudi/vaihe (AM-AM/PM) konversioksi. Analyysi verifioidaan piirisimulointien avulla käyttäen 8M1P 28nm CMOS-teknologiaa ja sähkömagneettisilla EM-simulaatioilla ADS Momentumin avulla. Tässä väitöskirjassa käsitellään lisäksi Doherty tehovahvistimen C-luokan aux vahvistimen suunnitteluvaatimuksia. Huomioiden johtavuuskulma ja back-off (BO) tason esitetään yleinen suunnittelukaavio, jota voidaan käyttää aux-vahvistimen mitoittamiseen. Kyseistä menetelmää käyttäen suunnitellaan C-luokan tehovahvistin ja sitä käytetään DPA-piirissä 28 GHz:n taajuudella, joka verifioidaan käyttämällä 45 nm CMOS-tekniikkaan perustuvia simulaatioita. Simulaatiotulosten perusteella saadaan 27 dBm:n lähtöteho ja 60 % maksimaalisen hyötysuhteen (DE). 6 dB BO:lla saadaan 45 % hyötysuhde, mikä on 2-kertaisen parannus verrattuna AB-luokan tehovahvistimeen ja simulointien perusteella tämä on uusi ennätys.

Osajulkaisut / Original papers

Osajulkaisut eivät sisälly väitöskirjan elektroniseen versioon. / Original papers are not included in the electronic version of the dissertation.

1. Montaseri, M. H., Aikio, J., Rahkonen, T., & Pärssinen, A. (2018). Optimum number of transistors in stacked CMOS millimeter-wave power amplifiers. 2018 IEEE International Symposium on Circuits and Systems (ISCAS), 8351160. https://doi.org/10.1109/ISCAS.2018.8351160

   Rinnakkaistallennettu versio / Self-archived version

2. Montaseri, M. H., Rahkonen, T., Aikio, J., & Pärssinen, A. (2018). Performance improvement of multi-stacked CMOS mm-wave power amplifiers based on negative capacitance phase compensation. 2018 International Workshop on Integrated Nonlinear Microwave and Millimetre-wave Circuits (INMMIC), 8429990. https://doi.org/10.1109/INMMIC.2018.8429990

   Rinnakkaistallennettu versio / Self-archived version

3. Montaseri, M. H., Aikio, J., Rahkonen, T., & Pärssinen, A. (2018). Design of stacked-MOS transistor mm-wave class C amplifiers for Doherty power amplifiers. 2018 IEEE Nordic Circuits and Systems Conference (NORCAS): NORCHIP and International Symposium of System-on-Chip (SoC), 8573519. https://doi.org/10.1109/NORCHIP.2018.8573519

   Rinnakkaistallennettu versio / Self-archived version

4. Montaseri, M. H., Vuohtoniemi, R., Aikio, J., Rahkonen, T., & Pärssinen, A. (2018). Design of multi-stacked CMOS mm-wave power amplifiers for phased array applications using triple-well process. 2018 IEEE Nordic Circuits and Systems Conference (NORCAS): NORCHIP and International Symposium of System-on-Chip (SoC), 8573452. https://doi.org/10.1109/NORCHIP.2018.8573452

   Rinnakkaistallennettu versio / Self-archived version

5. Montaseri, M. H., Aikio, J. P., Rahkonen, T., & Pärssinen, A. (2022). Analysis and design of capacitive voltage distribution stacked MOS millimeter-wave power amplifiers. IEEE Transactions on Circuits and Systems I: Regular Papers, 69(9), 3540–3553. https://doi.org/10.1109/TCSI.2022.3185301

   Rinnakkaistallennettu versio / Self-archived version