University of Oulu

I2S-väyläliitynnän toteutus FPGA-piirille

Saved in:
Author: Junttila, Joel1
Organizations: 1University of Oulu, Faculty of Information Technology and Electrical Engineering, Electrical Engineering
Format: ebook
Version: published version
Access: open
Online Access: PDF Full Text (PDF, 1 MB)
Persistent link: http://urn.fi/URN:NBN:fi:oulu-201612303346
Language: Finnish
Published: Oulu : J. Junttila, 2016
Publish Date: 2017-01-02
Physical Description: 17 p.
Thesis type: Bachelor's thesis
Description:

Tiivistelmä

Tutkimuksen aiheena oli tehdä toimiva I2S-väylä protokolla ja tutkia voiko piiriä luoda FPGA-piirille. Piirille tehtiin RTL-toteutus SystemVerilog kovonkuvauskielellä. Sen jälkeen piirille ajettiin FPGA-synteesi Alteran Cyclone 5 GX FPGA-piirille. Suurin kellotaajuus oli 263,5 MHz ja logiikkalohkoja käytettiin 18 kappaletta. Lopuksi tutkittiin päästiinkö tavotteisiin.

see all

I2S Bus Implementation on FPGA

Abstract

The subject of the Bachelor’s Thesis was to create a workable I2S bus protocol and to examine if it is possible to create the I2S circuit to FPGA. RTL-model was made to the circuit with a hardware description language SystemVerilog. After that FPGA synthesis was execute to the Altera’s Cyclone 5 GX. The maximum clock frequency was 263,5 MHz and 18 logic blocks were used. Finally, the end results were examined to see if they met the objectives of this study.

see all

Subjects:
Copyright information: © Joel Junttila, 2016. This publication is copyrighted. You may download, display and print it for your own personal use. Commercial use is prohibited.