University of Oulu

Performance analysis of system-level bus in a modem system-on-chip

Saved in:
Author: Hautala, Tapio1
Organizations: 1University of Oulu, Faculty of Information Technology and Electrical Engineering, Electrical Engineering
Format: ebook
Version: published version
Access: open
Online Access: PDF Full Text (PDF, 1.3 MB)
Persistent link: http://urn.fi/URN:NBN:fi:oulu-201702231184
Language: English
Published: Oulu : T. Hautala, 2017
Publish Date: 2017-03-01
Physical Description: 62 p.
Thesis type: Master's thesis (tech)
Tutor: Lahti, Jukka
Reviewer: Rahkonen, Timo
Lahti, Jukka
Description:

Abstract

This thesis presents a performance analysis of a system-level bus structure in a modem system-on-chip. The high-level operations of a modem are presented and the communication requirements inside a modem studied. The ARM AMBA 3 AHB-Lite bus protocol and the ARM multi-layer AHB interconnect used in the modem are presented and the common arbitration schemes compared. System-level bus latency sources, such as arbitration, memory access times and synchronization, are discussed. Study into the implementation of bus performance analysis is presented, including introduction to bus traffic generation, traffic modeling and monitoring.

The practical part of the thesis presents the implementation of the SystemVerilog-based register transfer level simulation environment created for bus performance analysis. The environment includes the test bench and the class based verification components. The performance analysis environment is able to replace the relevant bus masters in the modem design and model realistic bus traffic. Simulations that mimic the downlink and uplink bus traffic were done and the results are presented. The results show that the extreme parallelism of the bus structure works mostly as expected. Most design masters are able to maintain high throughput and low latencies in all tests. In the worst-case scenario, however, one bus master experiences an 81 % decrease in the average throughput due to bus congestion. By configuring some quiet times to the masters, the results show much lower impact. Processor’s access times to the peripherals were also measured with the simulation environment. At least one peripheral showed too slow access times. An optimization was made, and verified successful with the simulation environment. The results shown in this thesis can be used in further optimization of the bus structure. The created simulation environment can also be used to verify the performance of future design revisions.

see all

Modeemipiirin järjestelmäväylän suorituskykyanalyysi

Tiivistelmä

Tässä työssä esitetään digitaalisen modeemipiirin järjestelmäväylän suorituskykyanalyysi. Työssä käsitellään modeemin korkean tason toiminnallisuutta ja pohditaan modeemipiirin sisäisiä tiedonsiirtovaatimuksia. Modeemipiirin käyttämät ARM AMBA 3 AHB-Lite -väyläarkkitehtuuri ja ARM multi-layer AHB -väyläliitäntä kuvataan ja sovittelumenetelmiä vertaillaan. Järjestelmäväylän latenssin lähteitä, kuten isäntien välistä sovittelua, muistien nopeutta ja synkronointia pohditaan. Väylän suorituskykyanalyysin vaiheet, kuten väyläliikenteen tuottaminen, mallintaminen ja tarkkailu esitetään.

Työn käytännön osuudessa esitellään suorituskykymittauksia varten kehitetty rekisterisiirtotason simulointiympäristö. Simulointiympäristö koostuu testipenkistä ja luokkapohjaisista verifiointikomponenteista. Simulointiympäristö kykenee korvaamaan modeemipiirin alkuperäiset väyläisännät ja mallintamaan piirin väyläliikennettä vastaanotto- ja lähetystilanteissa. Tulokset osoittavat, että väylärakenteen äärimmäinen rinnakkaisuus toimii suurimmalta osin odotetusti. Suurin osa väyläisännistä kykenee ylläpitämään korkeaa tiedonsiirtonopeutta ja kokee pieniä tiedonsiirtoviiveitä kaikissa testeissä. Pahimmillaan yksi väyläisäntä kokee 81 % laskun keskimääräisessä tiedonsiirtonopeudessa väylän ruuhkautumisen takia. Kun simuloinneissa mallinnetaan isäntien ajoittaisia hiljaisia hetkiä, ruuhkautumisen vaikutukset ovat huomattavasti vähäisemmät. Simulointiympäristöllä mitattiin myös prosessorin tiedonsiirtoviiveitä oheislaitteisiin. Tiedonsiirto ainakin yhteen oheislaitteeseen osoittautui liian hitaaksi. Optimointi tehtiin ja verifioitiin onnistuneeksi simulointiympäristöllä. Työssä esitettyjä tuloksia voidaan käyttää väylärakenteen jatkokehittämisessä. Kehitettyä simulointiympäristöä voidaan myös käyttää tulevien piiriversioiden suorituskyvyn verifioimiseen.

see all

Subjects:
Copyright information: © Tapio Hautala, 2017. This publication is copyrighted. You may download, display and print it for your own personal use. Commercial use is prohibited.