JultikaUniversity of Oulu repository

Tiivistelmä

Tässä työssä suunnitellaan 22 nm FD-SOI-prosessille digitaalikirjaston osa, jolla voidaan toteuttaa tarvittava ohjaus RFIC-komponenttilohkoille. Komponenteista rakennetaan mahdollisimman pieniä ja nopeita käyttäen matalan kynnysjännitteen transistoreja. Työssä tarvittavan digitaalisen ohjauksen luomiseksi tehdään NAND-, NOR-, AND- ja NOT-portit sekä siirtorekistereitä, osoitedekooderi, virta-DAC ja D-kiikku.

Piirikaaviot ja -kuviot suunnitellaan Cadencen Virtuoso-ohjelmistolla ja simuloinnit tehdään Cadencen ADE-simulointiympäristössä. Simulointien avulla mitoitetaan digitaalilohkot ja varmistetaan niiden toiminta. Testipenkkeihin luodaan lohkoille mahdollisimman todenmukainen ympäristö käyttäen viivästettyjä ja noin 5 ps nousu- ja laskuajoilla olevia signaaleja sekä kuormana 5 minimikokoista invertteriä. Tehonkulutus ja pinta-ala minimoidaan suunnittelemalla mahdollisimman nopeita ja pieniä piirejä ja käyttäen vain muutamaa alinta metallikerrosta piirikuviossa.

Transistoreja yhdistelemällä piirin pinta-alaa saadaan parhaissa tapauksissa pienennettyä yli 50%. Simuloinneissa nähdään, että komponenttien tehonkulutus ja teknologian tuomat virtarajoitukset eivät tuota ongelmia, sillä komponenttien maksimivirrat pysyvät alle 500 µA. Lisäksi simuloinneissa tulee esille logiikkakomponenttien kyky vaimentaa kohinaa ja kapasitiivisen kuormituksen vaikutus virtaan ja viiveeseen. Lopuksi valmiit komponentit simuloidaan vielä RFIC-lohkon kanssa piirikaaviotasolla ekstraktoitujen parasiittisten vaikutus huomioiden.

Design of circuit blocks for digital control of integrated RF circuit

Abstract

The aim of this work is to design a part of a digital component library using 22 nm FDSOI CMOS process, which could be used to digitally control analog RFIC-blocks. Low threshold voltage transistors are used in order to create as small and fast components as possible. In this work NAND, NOR, AND and NOT logic ports are designed together with shift registers, address decoder, current-DAC and D-flipflop.

Schematics and layouts are designed by using Cadence Virtuoso software and simulations are done by using Cadence ADE -simulation environment. Simulations are used to size logic components and verify operations. A realistic operation environment is created by using delayed signals with 5 ps rise and fall times and a load of 5 minimum size inverters. Power consumption and area of circuits are minimized by designing fast and small circuits and by using only a few of the bottom metal layers in layouts.

In the best cases the area is reduced more than 50 percent by combining transistor structures. In simulations power consumption and current constraints imposed by used technology are not a problem due to smaller than 500 µA maximum currents of components. In addition, the simulations show the ability of logic components to attenuate noise and how the capacitive load affects to the current consumption and delay of components. Finally, implemented components are simulated with actual RFIC-blocks at schematic level by considering the effects of extracted parasitic components.