JultikaUniversity of Oulu repository

Tiivistelmä

Tässä kandidaatin työssä perehdytään RTL-mallien koodaukseen, niin että kirjoitettu koodi voidaan syntetisoida logiikkaporteiksi sekä rekistereiksi.

Työssä käydään aluksi läpi kombinaatio- sekä sekvenssilogiikan perusteet ja ominaisuudet. Myöhemmässä vaiheessa tarkastellaan, millaisia vaatimuksia syntetisoitavilla kombinaatio- ja sekvenssilogiikkamalleilla on, jotta ne toimivat oikein.

Lisäksi työ sisältää esimerkkejä virheellisistä RTL-malleista ja niiden tutkimista. Virheellisiä malleja myös tarkastetaan Cadence JasperGold SuperLint -ohjelmalla ja tarvittavat korjaukset käydään läpi niin, että RTL-mallit pystytään syntetisoimaan.

Coding rules for synthesizable RTL models

Abstract

In this bachelor’s thesis we familiarize ourselves with the coding of RTL models, so that these models can be synthesized to logic gates and registers.

The work initially covers the basics and features of combinational and sequential logic. Later we will look at what kind of requirements does synthesizable combinational and sequential logic models need to work correctly.

In addition, the work includes examples of incorrect RTL models and examining of them. The incorrect models are also checked with Cadence JasperGold SuperLint tool and necessary corrections are looked over, so that the RTL models can be synthesized.