JultikaUniversity of Oulu repository

Tiivistelmä

Digitaalipiirien kasvava kompleksisuus asettaa entistä korkeammat vaatimukset myös mallin varmentavalle testipenkille. Yksi menetelmä vähentää varmennuksen kuormitusta on käyttää eri väyläprotokollille kehitettyjä valmiita varmennuskomponentteja, joita kutsutaan VIP-komponenteiksi (engl. Verification Intellectual Property). Tässä työssä perehdytään Siemens EDA:n I2C Questa VIP-komponentin (QVIP) käyttöön ja varmennetaan tämän avulla äärellisen impulssivasteen (engl. Finite Impulse Response, FIR) suodattimen I2C-väylän toimivuus. Työssä kehitetään testipenkki, jossa VIP-komponentti vastaa I2C-väylän ohjauksesta ja väylän herätteen generoinnista. Joukko testejä luodaan simuloimaan suodattimen eri käyttötilanteita ja väylän virheskenaarioita. Varmennettavat väylän ominaisuudet on kerätty QVIP:iin kuuluvaan varmennussuunnitelmaan, josta seurataan testeissä saavutettua funktionaalista kattavuutta. Suodatinpiiri läpäisee testit, ja valituissa ominaisuuksissa saavutetaan yli 95 prosentin kattavuus. Johtopäätöksenä voidaan todeta, että QVIP:n avulla varmennettiin suodatinpiirin väylän toimivuus. QVIP:n valmiit testipenkkikomponentit ja testisekvenssit säästivät vaivaa testipenkin ja testien kehityksessä, ja sen väyläprotokollan noudattamista seuraavat assertiot paransivat varmennuksen laatua. Lista varmennettavista ominaisuuksista oli myös helppo laatia valmiin varmennussuunnitelman pohjalta. VIP-komponenttien käsittelyn lisäksi työ sisältää lyhyen katsauksen SystemVerilog-varmennuskieleen ja järjestelmäpiirien varmennusteknologioihin kuuluviin assertiopohjaiseen varmennukseen ja universaaliin varmennusmenetelmään.

The use of verification ip component in a SystemVerilog testbench

Abstract

The growing complexity of digital integrated circuits sets increasingly higher requirements for the testbenches that verify the design. One method to ease the burden of verification is to use premade verification components developed for various bus protocols. These components are called Verification Intellectual Properties (VIP). In this work, Siemens EDA’s I2C Questa VIP (QVIP) is used to verify the functionality of the I2C bus in a finite impulse response (FIR) filter design. A testbench is developed where QVIP controls the I2C bus and generates test stimulus. A group of test cases are created to simulate different FIR filter use cases and I2C bus error scenarios. The verified features of the I2C bus are collected in a verification plan. The plan is part of QVIP and is used to follow the total functional coverage achieved with the tests. The filter design passes all the tests and over 95 percent functional coverage is reached in the selected features. In conclusion, the functionality of the I2C bus in the filter was successfully verified using QVIP. The premade testbench components and test sequences of QVIP saved effort in testbench and test development, and its protocol assertions improved verification quality. In addition to VIPs, the work includes a brief overview of the verification language SystemVerilog and two system-on-chip (SoC) verification methodologies: Universal Verification Methodology (UVM) and assertion-based verification.